CY7C68013与FPGA接口的Verilog HDL实现

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文章"CY7C68013与FPGA接口的Verilog HDL实现"的所有评论
标题：	ＦＸ死机	回复时间：	2007-11-26	回复人：	游客
内容：	给FX的写入时钟是２７Ｍ，ＦＸ的方式是ＳＬＡＶＥ　ＦＩＦＯ实际视频速度小于１３Ｍ字节．在ＦＸ不工作之后，其ＦＵＬＬ标志有效．ＰＣ不能从ＦＩＦＯ读数据．故也不能再写入．
标题：	ＦＸ死机	回复时间：	2007-11-26	回复人：	游客
内容：	您好! 我现在也是用FPGA给CY7C68013写视频数据,在写的时候没有判断ＦＩＦＯ是否是满的．因为ＰＣ从ＦＸ的读取速度应该大于写速度．现在的情况是运行三四天之后ＦＸ可能就不工作了，只能对ＣＹ７Ｃ６８０１３复位．这可能是什么原因呢？谢谢
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